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FPGA本質(zhì)上是由硬件組成的，其編程語言也為VHDL等硬件描述語言，它的程序并行執(zhí)行，也就是說一旦主機角度或設定的打開關(guān)閉角度有變化，幾十路的引緯信號就會立即同時輸出，誤差僅為信號的建立時間，只有幾納秒。因此FPGA產(chǎn)生的引緯信號可以很好地滿足噴氣織機對引緯控制精度和控制一致性的要求，從根本上改變處理器產(chǎn)生引緯信號的弊端。引緯信號仿真圖如圖5所示：設定打開角度為80°，設定關(guān)閉角度為96°，引緯信號在這個區(qū)間內(nèi)有效。由圖5可以看出，引緯信號的產(chǎn)生和關(guān)閉幾乎沒有任何延時。

3.2.4多路選擇模塊

由于紡織工藝的要求，不同花色的引緯參數(shù)和引緯系統(tǒng)的不同狀態(tài)需要不同的引緯控制信號控制電磁閥，在FPGA中可以采用多路選擇器的方式來選擇需要的引緯信號，并且由于是硬件選擇，基本上不會產(chǎn)生任何誤差和延時。

3.2.5高低壓驅(qū)動信號產(chǎn)生模塊

為了保證引緯的可靠穩(wěn)定，電磁閥一般采用雙電壓供電方式，即48V電壓打開電磁閥，9V的電壓保持電磁閥的打開狀態(tài)。根據(jù)高速電磁閥性能的要求，控制48V電壓的信號要求為精確的8ms，時間太短，電磁閥不能可靠打開，時間太長電磁閥容易發(fā)熱損壞。

在FPGA中雖然沒有單穩(wěn)態(tài)電路，但是可以采用時鐘計數(shù)的方式來模擬單穩(wěn)態(tài)的產(chǎn)生：在信號的上升沿開始計數(shù)并設置單穩(wěn)態(tài)信號有效，計滿8ms的時鐘脈沖個數(shù)后停止計數(shù)并設置單穩(wěn)態(tài)信號無效，這樣就可以輸出精確的8ms單穩(wěn)態(tài)信號。例如，假設采用8k的計數(shù)時鐘頻率，64個計數(shù)時鐘周期就是8ms，單穩(wěn)態(tài)信號的誤差不會超過0.125ms，高低壓驅(qū)動信號仿真圖如圖6所示，其中signal_8ms為8ms單穩(wěn)態(tài)驅(qū)動信號，signal_hold為低壓驅(qū)動信號。

在這種方式中，計數(shù)時鐘頻率越高，誤差就越小，大大提高了單穩(wěn)態(tài)信號控制精度和一致性，完全可以滿足引緯電磁閥的要求。高低壓驅(qū)動信號完全在FPGA中實現(xiàn)，不需要任何附加的硬件電路，不受溫度和電阻電容精度的影響，保證了引緯的可靠性、穩(wěn)定性和控制的一致性，同時也簡化電路，減少了硬件故障，降低了成本。